رشته:کامپیوتر
9صفحه انگلیسی پی دی اف-21صفحه فارسی وورد
چکیده:
در این مقاله، مدل معماری را برای پیاده سازی دیکدرهای کنترل توازن با چگالی پایین (LDPC) مقیاس پذیر و موازی ارائه می کنیم. این مدل برای راه اندازی دستگاه های آرایه گیت برنامه پذیر و پلتفرم های سیستم روی تراشه (SoC) توسعه داده است. ابتدا انگیزه های بررسی مدل سخت افزار جدید را برای دیکدرهای LDPC منظم و نامنظم ارائه می کنیم. انعطاف پذیری کد، بهینه سازی مصرف حافظه و یکپارچه سازی سخت افزاری آسان در نظر گرفته شده اند. ساختار گروه ویژه ای از کدها (کدهای LDPC با محدودیت سخت افزاری) سپس ارائه می شود. محدودیت های شبه تصادفی و موازی سازی کدها بطور کامل ارائه می شوند. شرح کامل مدل سخت افزار موازی و مقیاس پذیر مناسب برای معماری های برنامه پذیر مجدد سپس ارائه می شود. نتایج شبیه سازی با نمایش کارایی این مدل با کدهای منظم و نامنظم ارائه می شوند.
Abstract:
We present in this paper an architectural model
for implementing parallel and scalable low-density parity-check
(LDPC) decoders. This model has been developed for targeting
field-programmable gate array devices and system-on-chip (SoC)
platforms. We present first the motivations of investigating a
new hardware model for regular and irregular LDPC decoders.
The code flexibility, the memory usage optimization, and an easy
hardware integration have been taken into account. The construction
of a specific class of codes (hardware-constrained LDPC
codes) is then presented. Parallelization and pseudorandomness
constraints of codes are particularly detailed. A complete description
of our parallel and scalable hardware model suitable for
reprogrammable architectures is then given. Simulation results
are presented showing the efficiency of this model with both (3,6) regular and irregular codes.
عبارات کلیدی – آرایه های گیت برنامه پذیر میدانی (FPGA)- کدهای کنترل توازن چگالی پایین با محدودیت سخت افزاری (LDPC)، پیاده سازی موازی
Index Terms—Field-programmable gate arrays (FPGAs), hardware-
constrained low-density parity-check (LDPC) codes, parallel
implementation.
I. INTRODUCTION
