مقاله با ترجمه، رابطه بین رشد شغلی و تعهد سازمانی 21 صفحه فایل وورد ترجمه شده قابل ویرایش

چکیده این تحقیق رابطه بین رشد شغلی کارمندان و تعهد سازمانی را بررسی می‌کند. رشد شغلی با چهار عامل تفسیر می‌شود: پیشبرد هدف شغلی، توسعه مهارت حرفه‌ای‌ای، سرعت رشد و افزایش حق‌الزحمه، درحالی‌که تعهد سازمانی با کاربرد مدل میر و وسه مدل آلن تعبیر می‌شود. اطلاعات تحقیق از ۹۶۱ کارمند در ۱۰ شهر جمهوری چین جمع‌آوری شده است که نشان می‌دهد چهار بعد از رشد شغلی به‌طور مثبت با تعهد مؤثر و سه بعد دیگر به‌طور مثبت با تعهد مستمر و اصولی ارتباط دارد. فقط س ...

دریافت فایل

ترجمه مقاله ISI: تعادل بار شبکه های حسگر بی سیم محلی مبتنی بر IEEE 802.11 برای بهبود عملکرد شبکه

چکیده

فناوری شبکه های حسگر بی سیم محلی مبتنی بر IEEE 802.11 دسترسی به برنامه های کاربردی اینترنت مانند HTTP، FTP، ویدیو و غیره را برای کاربران ثابت و متحرک خود فراهم می کند. در WLAN یک ایستگاه تنها پس از برقراری ارتباط با یک نقطه ی دسترسی ...

دریافت فایل

مقاله انگلیسی و ترجمه شده: معماری FPGA مقیاس پذیر موازی با هزینه پایین برای کدگشایی LDPC منظم و نامنظم

مقاله انگلیسی و ترجمه شده: معماری FPGA مقیاس پذیر موازی با هزینه پایین برای کدگشایی LDPC منظم و نامنظم

رشته:کامپیوتر

9صفحه انگلیسی پی دی اف-21صفحه فارسی وورد

 

چکیده:

در این مقاله، مدل معماری را برای پیاده سازی دیکدرهای کنترل توازن با چگالی پایین (LDPC) مقیاس پذیر و موازی ارائه می کنیم. این مدل برای راه اندازی دستگاه های آرایه گیت برنامه پذیر و پلتفرم های سیستم روی تراشه (SoC) توسعه داده است. ابتدا انگیزه های بررسی مدل سخت افزار جدید را برای دیکدرهای LDPC منظم و نامنظم ارائه می کنیم. انعطاف پذیری کد، بهینه سازی مصرف حافظه و یکپارچه سازی سخت افزاری آسان در نظر گرفته شده اند. ساختار گروه ویژه ای از کدها (کدهای LDPC با محدودیت سخت افزاری) سپس ارائه می شود. محدودیت های شبه تصادفی و موازی سازی کدها بطور کامل ارائه می شوند. شرح کامل مدل سخت افزار موازی و مقیاس پذیر مناسب برای معماری های برنامه پذیر مجدد سپس ارائه می شود. نتایج شبیه سازی با نمایش کارایی این مدل با کدهای منظم و نامنظم ارائه می شوند.

 

 

Abstract:

We present in this paper an architectural model
for implementing parallel and scalable low-density parity-check
(LDPC) decoders. This model has been developed for targeting
field-programmable gate array devices and system-on-chip (SoC)
platforms. We present first the motivations of investigating a
new hardware model for regular and irregular LDPC decoders.
The code flexibility, the memory usage optimization, and an easy
hardware integration have been taken into account. The construction
of a specific class of codes (hardware-constrained LDPC
codes) is then presented. Parallelization and pseudorandomness
constraints of codes are particularly detailed. A complete description
of our parallel and scalable hardware model suitable for
reprogrammable architectures is then given. Simulation results
are presented showing the efficiency of this model with both (3,6) regular and irregular codes.

 

عبارات کلیدی – آرایه های گیت برنامه پذیر میدانی (FPGA)- کدهای کنترل توازن چگالی پایین با محدودیت سخت افزاری (LDPC)، پیاده سازی موازی

Index Terms—Field-programmable gate arrays (FPGAs), hardware-
constrained low-density parity-check (LDPC) codes, parallel
implementation.
I. INTRODUCTION

دریافت فایل

مقاله انگلیسی و ترجمه شده: ساختار ریزپردازنده ی ریسک سوپراسکالر 88110 موتورولا

مقاله انگلیسی و ترجمه شده: ساختار ریزپردازنده ی ریسک سوپراسکالر 88110 موتورولا

رشته:کامپیوتر

24صفحه انگلیسی پی دی اف-52صفحه فارسی وورد

 

چکیده:

ریزپردازنده ی RISC نسل دوم موتورولا از تکنیک های پیشرفته ای برای استخراج موازی سازی سطح دستورالعمل استفاده می کند که شامل انتشار دستورالعمل سوپراسکالر، تکمیل دستورالعمل از کارافتاده، اجرای قضاوتی ، زمان بندی مجدد دستورالعمل پویا و دو حافظه کش روی تراشه ی موازی و با پهنای باند بالا، می باشد که برای به کارگیری به عنوان پردازنده ی مرکزی در ایستگاه های کاری و کامپیوترهای شخصی با هزینه ی کم طراحی شده است که 88110 کاربردهای پردازش سیگنال دیجیتالی و گرافیک های درخواستی را پشتیبانی می کند.

 

Abstract:

Motorola’s second-generation RISC microprocessor employs advanced techniques for exploiting
instruction-level parallelism, including superscak instruction issue, out-of-order instruction
completion, speculative execution, dynamic hx&ruction rescheduling, and two parallel,
high-bandwidth, on-chip caches. Designed to serve as the central processor in low-cost personal

دریافت فایل