The Hypermodern Game of Chess
توسط ساویلی تارتاکوور
متن کامل ترجمه مقاله ISI در فایل word به فروش می رسد که ترجمه چکیده آن را به عنوان نمونه می توانید ملاحظه فرمایید.
The effect of carbon particle morphology on the electrochemical properties of nanocarbon/polyaniline composites in supercapacitors
Abstract
Nanocarbon/polyaniline (PANI) composites were prepared by in situ polymerization of aniline on carbon blacks (CB), carbon nanotubes (CNTs) and graphene nanosheets (GNSs). The GNS/PANI composite has the highest PANI content with high specific capacitance, low internal resistance as well as improved cycling stability and rate capability. Of the three, the GNS/PANI composite shows better performance than CB/PANI and CNT/PANI. This can be attributed to the following three characteristics of GNSs as the PANI support: (a) the two-dimensional planar structure is beneficial to homogeneous nucleation of a large amount of PANI on their surface, giving more active sites for the redox reaction; (b) the planar contact between GNSs and PANI is good for constructing a conductive network with a high electron transfer rate and a low resistance and (c) the layer-by-layer stacks of crumpled GNSs and PANI layers prevent the peeling of PANI from the graphene surface. As a consequence the material can tolerate severe volume changes, swelling and shrinkage of PANI, during charge/discharge.
اثر مورفولوژی ذرات کربن بر خواص الکتروشیمیایی ترکیبات نانوکربن/پلیآنیلین در ابرخازنها
چکیده
ترکیبات نانوکربن/پلیآنیلین (PANI) توسط پلیمریزاسیون درجا از آنیلین در دودههای کربن (CB)، نانولوله های کربنی (CNTs) و نانوصفحات گرافن (GNSS) تهیه شد. ترکیب GNS/PANI دارای بالاترین محتوای پلیآنیلین با ظرفیت خازنی ویژه بالا، مقاومت داخلی کم و همچنین بهبود پایداری چرخه ای و قابلیت سرعت است. از این سه، ترکیب نانوصفحات گرافن/پلیآنیلین عملکرد بهتری از دوده کربن/پلیآنیلین و نانولولههای کربن/پلیآنیلین نشان میدهد. این را میتوان به سه ویژگی زیر از نانوصفحات گرافن به عنوان پشتیبان پلیآنیلین نسبت داد: (الف) ساختار مسطح دو بعدی برای هسته زایی همگن مقدار زیادی از پلیآنیلین در سطح آنها سودمند است، که سایت های فعال زیادی برای واکنش های اکسیداسیون و کاهش میدهد؛ (ب) تماس مسطح بین نانوصفحات گرافن و پلیآنیلین برای ساخت یک شبکه رسانا با سرعت بالا در انتقال الکترون و مقاومت کم خوب است و (ج) پشتههای لایه به لایه نانوصفحات گرافن مچاله و لایه های پلیآنیلین از لایه برداری از سطح گرافن جلوگیری میکند. در نتیجه این مواد میتواند تغییرات حجم شدید، تورم و انقباض پلیآنیلین را در طول شارژ-دشارژ متحمل شود.
.چکیده: اتوماسیون اداری موضوعی است که اخیرا در حوزه فناوری اطلاعات مورد توجه زیادی قرار گرفته است. با توجه به این که اتوماسیون اداری، بهترین ابزار برای رسیدن به راهکارهای مفید، جهت صرفه جویی در زمان و استفاده بهینه از امکانات موجود در سازمان میباشد. از همین رو است که راه حلهای مکانیزه به گردش مکاتبات سازمان سرعت بخشیده و همچنین مدیریت بر گردش کارها را میسر می سازد. ...
رشته:کامپیوتر
9صفحه انگلیسی پی دی اف-21صفحه فارسی وورد
چکیده:
در این مقاله، مدل معماری را برای پیاده سازی دیکدرهای کنترل توازن با چگالی پایین (LDPC) مقیاس پذیر و موازی ارائه می کنیم. این مدل برای راه اندازی دستگاه های آرایه گیت برنامه پذیر و پلتفرم های سیستم روی تراشه (SoC) توسعه داده است. ابتدا انگیزه های بررسی مدل سخت افزار جدید را برای دیکدرهای LDPC منظم و نامنظم ارائه می کنیم. انعطاف پذیری کد، بهینه سازی مصرف حافظه و یکپارچه سازی سخت افزاری آسان در نظر گرفته شده اند. ساختار گروه ویژه ای از کدها (کدهای LDPC با محدودیت سخت افزاری) سپس ارائه می شود. محدودیت های شبه تصادفی و موازی سازی کدها بطور کامل ارائه می شوند. شرح کامل مدل سخت افزار موازی و مقیاس پذیر مناسب برای معماری های برنامه پذیر مجدد سپس ارائه می شود. نتایج شبیه سازی با نمایش کارایی این مدل با کدهای منظم و نامنظم ارائه می شوند.
We present in this paper an architectural model
for implementing parallel and scalable low-density parity-check
(LDPC) decoders. This model has been developed for targeting
field-programmable gate array devices and system-on-chip (SoC)
platforms. We present first the motivations of investigating a
new hardware model for regular and irregular LDPC decoders.
The code flexibility, the memory usage optimization, and an easy
hardware integration have been taken into account. The construction
of a specific class of codes (hardware-constrained LDPC
codes) is then presented. Parallelization and pseudorandomness
constraints of codes are particularly detailed. A complete description
of our parallel and scalable hardware model suitable for
reprogrammable architectures is then given. Simulation results
are presented showing the efficiency of this model with both (3,6) regular and irregular codes.
عبارات کلیدی – آرایه های گیت برنامه پذیر میدانی (FPGA)- کدهای کنترل توازن چگالی پایین با محدودیت سخت افزاری (LDPC)، پیاده سازی موازی
Index Terms—Field-programmable gate arrays (FPGAs), hardware-
constrained low-density parity-check (LDPC) codes, parallel
implementation.
I. INTRODUCTION
رشته:کامپیوتر
24صفحه انگلیسی پی دی اف-52صفحه فارسی وورد
چکیده:
ریزپردازنده ی RISC نسل دوم موتورولا از تکنیک های پیشرفته ای برای استخراج موازی سازی سطح دستورالعمل استفاده می کند که شامل انتشار دستورالعمل سوپراسکالر، تکمیل دستورالعمل از کارافتاده، اجرای قضاوتی ، زمان بندی مجدد دستورالعمل پویا و دو حافظه کش روی تراشه ی موازی و با پهنای باند بالا، می باشد که برای به کارگیری به عنوان پردازنده ی مرکزی در ایستگاه های کاری و کامپیوترهای شخصی با هزینه ی کم طراحی شده است که 88110 کاربردهای پردازش سیگنال دیجیتالی و گرافیک های درخواستی را پشتیبانی می کند.